L’evoluzione degli acceleratori per l’intelligenza artificiale sta portando l’industria dei semiconduttori a interrogarsi sui limiti della memoria HBM, soprattutto sul fronte dell’efficienza energetica e della capacità effettivamente ottenibile a partire dai wafer di silicio. La trasformazione dei wafer in stack HBM offre infatti una capacità utilizzabile inferiore rispetto alla DRAM tradizionale, mentre l’aumento della domanda di memoria da parte dei sistemi AI rende sempre più importante trovare architetture alternative.
Tra le tecnologie considerate dal settore figurano SRAM utilizzata per il decoding, Processor-In-Memory (PIM) integrato nella LPDDR, pooling della memoria attraverso CXL e, soprattutto, la DRAM 3D. Proprio quest’ultima è emersa come una delle soluzioni più interessanti durante Hot Chips 2026, dove AMD, d-Matrix, Samsung e SK hynix hanno presentato approcci basati sull’hybrid bonding, una tecnica di integrazione che elimina i tradizionali collegamenti saldati tra i diversi strati.
AMD ha fornito uno dei dati più significativi: secondo l’azienda, una 3D DRAM con hybrid bonding può arrivare a essere fino a 17 volte più efficiente dal punto di vista energetico rispetto a uno stack HBM convenzionale, considerando l’energia necessaria per trasferire un singolo bit. Si tratta di un dato che, se confermato in prodotti commerciali e in condizioni operative comparabili, potrebbe avere implicazioni rilevanti per l’architettura dei futuri acceleratori AI.
Per comprendere il motivo di questa differenza è necessario considerare come vengono realizzate le due soluzioni. L’HBM impila verticalmente più die DRAM, collegandoli attraverso Through Silicon Vias (TSV) e microbump. Lo stack viene poi collocato accanto al processore o acceleratore, con il livello di base che contiene la PHY incaricata di gestire il collegamento con la XPU.
Nel caso della 3D DRAM, invece, gli strati di memoria vengono collocati direttamente sopra o sotto la logica di calcolo, riducendo la distanza tra memoria e unità elaborativa. L’uso dell’hybrid bonding consente inoltre di realizzare connessioni molto più dense rispetto ai tradizionali microbump.
I microbump sono piccoli elementi metallici, generalmente realizzati con leghe a base di stagno e argento, utilizzati per collegare fisicamente i diversi die. La loro presenza impone però una certa distanza tra le superfici di silicio: il materiale saldante deve essere portato ad alta temperatura per realizzare la connessione e gli spazi residui vengono riempiti con un materiale plastico, l’underfill. Questa struttura introduce ulteriori elementi parassiti, limita la densità delle connessioni e può ostacolare la dissipazione del calore.
L’hybrid bonding affronta il problema attraverso un collegamento diretto tra le superfici. I wafer vengono lucidati fino a raggiungere una planarità estremamente elevata e le piazzole di rame vengono integrate a filo in uno strato isolante, generalmente a base di ossido di silicio o nitruro di carbonio. Quando le due superfici vengono portate a contatto, l’adesione avviene a livello molecolare; un successivo trattamento termico permette quindi di realizzare direttamente il collegamento rame-rame, il cosiddetto Cu-Cu bonding, senza utilizzare microbump.
Questa tecnica consente di ridurre la distanza delle interconnessioni, aumentarne la densità e diminuire parte delle perdite associate alla trasmissione dei dati. È proprio questo uno dei fattori alla base del vantaggio energetico indicato da AMD.
La strada verso una 3D DRAM commerciale rimane però complessa. Uno dei problemi principali è rappresentato dalla temperatura. Le celle DRAM conservano le informazioni sotto forma di carica elettrica e temperature più elevate accelerano la perdita di tale carica, rendendo necessario aumentare la frequenza delle operazioni di refresh. Il trattamento termico utilizzato durante il processo di hybrid bonding rappresenta quindi un elemento da gestire con particolare attenzione.
Un esempio concreto è rappresentato da Raptor di d-Matrix, presentato durante Hot Chips 2026. L’azienda ha integrato una logica realizzata con processo TSMC N4 con il proprio die DRAM attraverso un’architettura face-to-face, utilizzando connessioni distanziate di 36 micrometri. Secondo i dati forniti da d-Matrix, il sistema raggiunge 0,37 pJ/bit, contro circa 2,4 pJ/bit per HBM4, e può arrivare a una larghezza di banda di 100 TB/s per scheda.
Il comportamento termico evidenzia però una delle difficoltà della tecnologia. A 105 °C, la memoria di Raptor deve essere sottoposta a refresh ogni 4 millisecondi, una frequenza significativamente superiore rispetto alle normali condizioni operative della DRAM. d-Matrix sta affrontando il problema anche attraverso un’architettura che colloca gli strati di memoria al di sotto dell’XPU, con l’obiettivo di gestire meglio il carico termico.
Anche Samsung ha mostrato una propria interpretazione della tecnologia con zHBM. Secondo i dati presentati, questa soluzione potrebbe consentire un risparmio energetico di circa il 70% rispetto alla HBM4E. Samsung non ha però indicato una data per l’avvio della produzione e la tecnologia rimane attualmente nell’ambito dello sviluppo delle memorie di nuova generazione.
Una direzione analoga viene valutata da SK hynix, che ha però chiarito come l’hybrid bonding non sarà pronto per HBM4E. Uno dei problemi riguarda anche le dimensioni fisiche degli stack: con le tecnologie attuali, un’altezza nell’ordine dei 775 micrometri rende progressivamente più difficile aumentare il numero di strati, dal momento che ogni ulteriore die contribuisce allo spessore complessivo.
Il 3D stacking non è inoltre una tecnologia completamente estranea ad AMD. L’azienda dispone già di una notevole esperienza nell’integrazione verticale grazie alla tecnologia 3D V-Cache, che sovrappone memoria cache aggiuntiva al processore anziché disporla lateralmente sullo stesso die. L’hybrid bonding è inoltre impiegato in componenti della piattaforma Instinct MI455X per collegare elementi logici. Questo non significa, però, che gli attuali acceleratori AMD utilizzino già l’hybrid bonding per collegare direttamente strati di DRAM.
Un ulteriore ostacolo è rappresentato dalla precisione richiesta dal processo produttivo. Le superfici devono essere estremamente piane e prive di contaminazioni: anche una particella di pochi nanometri può compromettere il contatto tra le superfici e impedire il corretto funzionamento del legame rame-rame. Questo rende indispensabili processi di produzione e ambienti estremamente controllati.
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